5.2 源漏区嵌入技术

5.2.1 嵌入式锗硅工艺

嵌入式锗硅工艺（embedded SiGe process）被广泛使用于90nm及以下技术中的应力工程，利用锗、硅晶格常数的不同所产生的压应力（compressive stress），嵌入在源漏区，提高PMOS空穴的迁移率和饱和电流。硅的晶格常数是5.43095Å，锗的晶格常数是5.6533Å，硅与锗的不匹配率是4.1%，从而使得锗硅的晶格常数大于纯硅，在源漏区产生压应力。

锗硅工艺有选择性锗硅和不选择性锗硅两种。CMOS工艺流程中的嵌入式锗硅使用选择性锗硅工艺。在进行选择性锗硅工艺前，对NMOS的地方需要采用氧化物或氮化物的保护层，然后在显影后，对PMOS进行硅衬底的刻蚀和残留聚合物的去除[4]。

选择性锗硅外延薄膜需要采用的分析仪器包含：XRD用于厚度和浓度的离线测定，Auger/SIMS用于浓度和深度分布的测定，SEM用于轮廓和形态的查看（profile and morphology top view）, TEM用于轮廓和晶格缺陷的查看（profile and dislocation defects），光学颗粒测定仪（particle count）用于在线微粒和haze的标定，椭圆偏振仪（spectroscopic ellipsometry）用于锗硅厚度和锗含量的在线检测。另外可以采用拉曼（Raman）光谱的方法测定应力。

选择性锗硅工艺可以分为两种工艺流程，一种是在形成侧墙offset工艺之前嵌入锗硅（SiGe first process），另一种是在源漏扩展区和侧墙工艺形成后嵌入锗硅（SiGe last process），如图5.2所示[4]。

选择性锗硅外延工艺（Selective Epitaxy Growth, SiGe SEG）一般包含酸槽预处理、原位氢气烘焙（in-situ H2bake）、选择性锗硅外延三个步骤。酸槽预处理采用HF和RCA清洗的方法，去除硅刻蚀后表面的杂质。在原位氢气烘焙过程中，原生氧化物被去除，使得碳氧含量低于3e18atom/cm3。然后进行选择性锗硅的外延，所采用的硅源有SiH4、SiH2Cl2（DCS），锗源有GeH4, HCl用于抑制锗硅形成于保护层上，氢气作为载气。在酸槽预处理后，需要控制在一定的时间内（如＜90min）进入原位烘焙腔体中，否则硅表面会产生氧化物，使得外延出来的锗硅有位错（dislocation）和堆栈缺陷（stacking faults），导致area leakage偏高[5]。原位氢气烘焙的温度在800℃以下不足以去除硅表面的碳氧杂质，使得area leakage偏高[5]。

选择性锗硅外延工艺使用的凹穴（recess cavity）形状（见图5.3）有：反向sigma like∑[6], box like, round like, ＜111＞ like等。其中＜111＞ like的凹穴形状难于形成堆栈缺陷[7]。

选择性锗硅外延工艺锗含量有平直的（flat）和阶梯式的（graded，见图5.4）两种，还可以原位掺杂硼离子[8]。锗含量是锗硅外延工艺的一个重要参数。高的锗含量可以得到高的应力，从而提高器件性能。然而，锗含量过高易造成位错，反而降低应力效果。阶梯式选择性锗硅外延工艺可以在避免位错的同时提高总体应力效果。锗硅工艺中的锗硅体积正比于应力，高的锗硅厚度可以得到高的应力，同时把毫秒退火工艺放在锗硅外延后可以比锗硅前的源漏退火获得更好的器件性能[9]。

选择性锗硅工艺还需要处理不同版图的差异问题，同样的程式，在硅凹穴多的产品上会获得更低的浓度和更慢的生长速率。而在微观上，还需要处理不同区域的微观差异问题（micro-loading），特别是在SRAM和逻辑区域[10]。如图5.5所示，区域的微差异对生长速率和锗含量均有明显影响。

5.2.2 嵌入式碳硅工艺

在上一节中，我们已经知道嵌入式锗硅源漏工艺通过提高空穴迁移率的方法，在提高PMOS器件的性能上面扮演了重要角色。相应地，嵌入式碳硅源漏工艺可以提高NMOS器件的性能。这是由于碳原子的晶格常数小于硅原子，我们把碳原子放入源漏区单晶硅晶格中所产生的拉应力会作用于NMOS沟道，从而提高电子的迁移率[11～16]，相对应地，如图5.6所示，它就增加了NMOS器件的驱动电流。正是由于碳的晶格常数远小于硅（硅的晶格常数是5.43Å，碳的晶格常数是3.57Å），它只需要相对小的碳原子含量数（比如1%～2%）就可以获得可用水平的应变。

虽然嵌入式锗硅技术从90nm技术节点后已经被广泛应用于大规模量产产品的PMOS器件，嵌入式碳硅技术的应用却显得异常困难，其中的一个重要原因在于源漏区难以生长出高质量的碳硅。碳硅外延生长工艺无法像锗硅外延薄膜那样选择性生长在源漏区的凹槽中，它同时会在如侧壁和浅沟槽隔离氧化物等非单晶区域上生长[12]。幸运的是，使用化学气相沉积（CVD）工艺可以在单晶硅衬底和隔离薄膜上生长出不同的碳硅结构。它在单晶硅上获得单晶态的碳硅，而在隔离薄膜上得到非晶态的碳硅。由于非晶态碳硅具有较高的刻蚀率，因此，通过多次沉积和刻蚀的循环，可以在源漏区选择性生长出外延碳硅薄膜[12]。一个通过多次沉积和刻蚀循环来获得嵌入式碳硅薄膜的例子如图5.7所示，同时它用示意图说明了多次沉积和刻蚀循环的过程[14]。

化学气相沉积形成的嵌入式碳硅工艺在原位N型原子掺杂上也有优势，比如磷的掺杂。文献[16]报道了一个成功的例子，使用原位磷掺杂碳硅工艺来提高NMOS器件的性能（见图5.8）。它也说明了碳硅工艺在未来持续微缩的器件上面所具有的优势。

由于CVD工艺生长的嵌入式碳硅工艺具有一定的困难度，文献[17～20]报道了其他方面的努力，包含采用碳离子植入后，使用固相外延技术来获得嵌入式碳硅工艺。

嵌入式碳硅工艺除了在源漏区制造的困难外，如何在后续的工艺步骤中把所掺入的碳保持在替位晶格中也是一个巨大的挑战。一旦碳原子不在替位晶格中，那么应变效果就失去了。图5.9给我们展示了应变和退火温度的关系，当外延碳化硅遇到后续的高温退火时，巨大数目的碳原子离开了原来替位晶格的位置，特别是高浓度的碳硅薄膜。在990℃的尖峰退火工艺后，掺杂2.2%和1.7%原子的碳化硅薄膜将失去约30%的应变，而掺杂1%原子的碳化硅薄膜将失去约10%的应变。所以，外延碳硅薄膜形成后的热预算需要进行很好的控制，以利于应变效果的保持。由于毫秒退火工艺具有更快的升温和降温速率，把它应用在外延碳化硅薄膜形成后的热工艺中，可以获得一些好处[20]。本书第10章将详细讨论毫秒退火工艺。