5.3 应力记忆技术
应力记忆技术(Stress Memorization Technique, SMT),是90nm技术节点以下兴起的一种着眼于提升NMOS器件速度的应力工程[21]。SMT的特点在于,该技术凭借拉应力作用,可以显著加快NMOS器件的电子迁移率,从而提高NMOS器件的驱动电流;然而,SMT在集成电路制造技术中如同一个“隐形人”,在整个工艺流程完成之后,该项技术不会对器件产生任何结构性的变化。
5.3.1 SMT技术的分类
在业界早期的探索中,SMT出现了许多流派:
(1)源、漏极离子注入完成之后,采用低应力水平的膜层(如二氧化硅)作为保护层,对多晶硅栅极进行高温退火[22];
(2)源、漏极离子注入完成之后,采用高应力水平的膜层(如高应力氮化硅)作为保护层,再对多晶硅栅极进行高温退火[23];
(3)沉积高应力水平的膜层之后,直接做高温退火,而不采用预先的离子注入非晶化过程[24]。
在这三大流派下面,还有很多具体的分支,诸如离子注入的条件差异、应力膜系的选择、退火条件的不同等。随着研究的逐步深入以及工业应用的反馈,上述第二种流派被越来越多的业者青睐,已经成为SMT的主流技术。而事实上,在这一分支下,仍有许多探索和实验在进行。有研究表明传统的SMT技术会降低PMOS器件的驱动电流[25],如图5.10所示,NMOS速度可以提高10%以上,而PMOS却有15%的衰减。那么如何解决SMT的这种负面效应呢?研究者再次给出了不同的答案:比较传统的思路是,在完成高应力膜层(通常是氮化硅)沉积之后,额外增加一层光刻和刻蚀,去除PMOS区域的薄膜,再进行高温退火。但这种方法会消耗更多的制造成本,而且引入多一层光刻和刻蚀,也会给工艺控制带来更多的变异,因此有学者提出通过改善应力膜层自身特性的方法,达到既可以提高NMOS的器件速度,又不损伤PMOS性能[26]。
图5.10 传统SMT对NMOS和PMOS的影响
5.3.2 SMT的工艺流程
依照前面对于SMT的大致分类,本节将针对主流SMT的工艺流程展开介绍。前面曾提及传统的SMT技术会降低PMOS器件的驱动电流,针对这个问题的改善,业界又提出了两种解决途径,下面将逐一进行阐述。
由于传统SMT对于NMOS器件性能有显著提升,而对PMOS性能却有一定程度的损害。通常的思路是选择性去除PMOS区域的高应力氮化硅[24],具体工艺流程如图5.11所示[24]。SMT实际上是在侧墙(spacer)和自对准硅化物(salicide)之间安插进去的一段独立的工艺,在做完侧墙之后,通常会对源、漏极进行非晶化的离子注入,生长完一层很薄的二氧化硅缓冲层之后,会在整个晶片上沉积一层高应力氮化硅。然后通过一次光刻和干法刻蚀的工艺,去除掉PMOS区域的氮化硅,通过酸槽洗掉露出来的二氧化硅,接下来就是非常关键的高温退火过程了。因为温度预算的限制,通常会采用快速高温退火技术,甚至是毫秒级退火。通常来讲,会在第一次尖峰退火(spike anneal)之后,用磷酸将剩余氮化硅全部去除,再做一次毫秒级退火。但也有人倾向于在两次退火都做完之后,再去除氮化硅。
图5.11 选择性氮化硅移除SMT工艺流程图
上面提到,也有学者提出通过改善应力膜层自身特性的方法,达到既可以提高NMOS的器件速度,又不损伤PMOS性能的目的[26],这种方法由于可以节省一道光刻和刻蚀工艺的消耗,又被称为低成本应力记忆技术。具体工艺流程如下:在做完侧墙之后,会对源、漏极进行非晶化的离子注入,生长完一层很薄的二氧化硅缓冲层之后,再在整片晶片上沉积一层拉应力氮化硅。然后直接进行高温退火,最后才用磷酸将氮化硅一次性去除。为了减少SMT对PMOS的副作用,氮化硅沉积后加紫外光照射。紫外光照射可以减少氮化硅薄膜中的氢含量,由其引起的硼离子损失(B loss)得到减轻,因而减少对PMOS的副作用[26],如图5.12所示。
图5.12 氮化硅应力膜层自身特性对PMOS器件驱动电流的影响
总体来讲,这两种方法都有业者在使用,也各有利弊。前一种工艺更为成熟,工艺整合风险低,但存在成本高,工艺复杂的缺点;后一种工艺的优点是工序简单,成本更低,但对氮化硅薄膜的工艺要求较高,工艺整合的可靠性还有待时间的验证。
5.3.3 SMT氮化硅工艺介绍及其发展
用等离子增强气相沉积技术制备的氮化硅薄膜,在半导体工业界已经被广泛应用,其沉积工艺也非常成熟。本节主要着眼于介绍应力记忆技术所采用的高拉应力氮化硅及其性质以及氮化硅性质的演变对应力记忆效应产生的影响。
通常沉积氮化硅有两种方案,其反应方程式如下:
需要说明的是,由于NH3比N2更易于解离,所以式(5-3)的反应中,大部分N离子来源于NH3, N2主要起稀释和平衡气压的作用,但也会参与反应。式(5-4)的反应则不采用NH3,直接用N2提供N离子,反应速度会相应降低。不论是哪种反应制备的氮化硅,其中除了Si原子和N原子之外,还有含量不等的H原子,主要以Si-H, N-H的形式存在。H原子的含量及存在方式,对氮化硅薄膜的致密度、折射率、应力大小有极大影响。H离子的来源有两个:SiH4和NH3,所以即便是式(5-4)的反应也无法制备不含H的氮化硅。人们可以根据器件特性的需要,通过变化工艺参数来调整H原子含量,从而得到理想性能的氮化硅薄膜。反应温度,气体流量,射频电源频率和功率,反应气压等都可以影响氮化硅中H原子含量及其性质。一般来说,(SiH4+NH3)/N2比例越大,高频电源(13.3MHz)功率越大,反应温度越低,H含量越高,本征应力越低(有时也叫沉积应力)。
在应力记忆技术发展初、中期,人们普遍认为氮化硅的本征应力对应力记忆效应有至关重要的影响。因而,SMT所用的氮化硅的主流工艺通常呈现高频电源功率较小,N2比例较大,沉积温度较高的特点,这种工艺所制备的氮化硅应力可达1GPa以上[26]。但随着应力记忆机理逐渐得到澄清,很多人开始关注高温退火之后氮化硅的应力变化[27]以及产生的塑性形变大小[26~28]。对于氮化硅薄膜自身特性的研究重新成为热点话题,有人提出用低拉应力氮化硅[26],甚至是压应力氮化硅[27],取代传统的高拉应力氮化硅。这种方案的优点在于退火之后的应力变化非常显著,在本征应力的基础上可以有1.2GPa以上的应力跃升[26],[27],这种变化不但可以比传统的应力记忆效应更好地提升NMOS的器件性能,甚至可以降低SMT对图形尺寸分布的依赖性[27],并且不需要通过光刻、刻蚀的额外工序来去除PMOS区域的氮化硅薄膜[26]。甚至为了进一步降低最终的氢含量、提高拉应力,有人研究出沉积加等离子体处理,以及沉积加紫外光照射的复合工艺,这一探索在后面将要讲到的高应力氮化硅刻蚀阻挡层技术中,被广泛应用。
作为一种新兴的应力工程,SMT对NMOS器件性能的提升有着极其重要的贡献,但其自身仍处于不断的完善之中,其中氮化硅的工艺优化日益得到业界学者的重视。不得不提的是,尽管SMT是90nm以下(尤其是65nm节点以下)不可或缺的利器,但应用这种技术仍然存在不少风险,主要体现在工艺复杂性、漏电流加剧、器件可靠性恶化等方面。