3.2 存储器技术和制造工艺

3.2.1 概述

在广泛应用于计算机、消费电子和通信领域的关键技术中，半导体存储器技术占有一席之地。存储器的类别包括动态随机读取存储器（DRAM）、静态随机读取存储器（SRAM）、非易失性存储器（NVM）或者闪存（Flash）。当传统的CMOS技术在65nm及以后的节点面临速度与功耗的折中时，应变工程和新型叠栅材料（高k和金属栅）可以将CMOS技术扩展到32nm以及以后的节点。然而在接近32nm节点时，高层次的集成度导致在功耗密度增加时速度却没有提升。有一种方法可以在系统层面降低功耗和提升速度，那就是将存储器和逻辑芯片集成在一起构成片上系统（SoC）。有趣的是，DRAM和闪存基于单元电容、选择晶体管和存储单元的尺寸缩小却导致了日益复杂化的工艺流程与CMOS基准的偏差。因此，如果基于当前的CMOS与存储器集成技术，要实现存储与逻辑集成在SoC上的应用将是一个巨大的难题。

幸运的是，最近在集成领域有一些非常重大的进展，比如铁电材料（如PZT（PbZrxTixO3）, SBT（SrBi2Ta2O9）, BTO（Bi4Ti3O12）体系），结构相变（如GST硫化物合金），电阻开关（如perovskite氧化物（SrTiO3, SrZrO3（SZO）, PCMO, PZTO等），过渡金属氧化物（如Ni-O, Cu-O, W-O, TiON, Zr-O, Fe-O等），以及加速铁电存储器（FRAM）发展出的旋转隧道结（如MgO基的磁性隧道结）、相变存储器（PCRAM）、电阻存储器（RRAM）和磁性存储器（MRAM）等。另外，这些各式各样的存储器在CMOS后端线的集成与前端线流程完全兼容。因此，不仅这些存储器在将来有希望替代NVM和eDRAM，而且逻辑和存储一起都可以很容易被集成到MOS基准上。

本节会依次回顾存储器技术的最新发展水平和工艺流程，接下来将分析CMOS逻辑和存储器的集成使得32nm及以后技术节点时实现高性能低功耗的SOC成为可能。

3.2.2 DRAM和eDRAM

DRAM是精密计算系统中的一个关键存储器，并且在尺寸缩小和高级芯片设计的推动下向高速度、高密度和低功耗的方向发展。尽管DRAM的数据传输速度已达到极限并且远远低于当前最新科技水平的微处理器，但它仍然是目前系统存储器中的主流力量。基于深槽电容单元或堆栈电容单元有两种最主要的DRAM技术[14],[15]。图3.16说明了在CMOS基准上添加深槽电容与堆栈电容流程来形成DRAM的工艺流程。堆栈单元在CMOS晶体管之后形成，主要应用于独立的高密度DRAM。深槽单元可以在CMOS晶体管构建之前形成，更适合嵌入式DRAM与逻辑的集成。然而，深槽工艺造价很高，同时在深槽周围可能会形成缺陷。图3.17展示了一个DRAM单元的深槽和传输晶体管的横截面[16]。

浮体单元是相当有前景的一种结构，它通过将信号电荷存储在浮体上，产生或高或低开关电压和源漏电流（代表数字1或0）。这种浮体单元结构已经在90nm技术节点下成功地应用于SOI和小单元尺寸（4F2）的体硅，可无损读取操作，具有良好的抗干扰能力和保存时间。写操作可以基于接触电离电流或者GIDL（写1时）以及前向偏置结（写0时）。因为结处漏电的缘故，SOI上FBC-DRAM的潜在记忆时间要比在体硅上的久一些。整个制造流程和标准的CMOS完全兼容，更加适合eDRAM应用。基于SOI的浮体结构的DRAM如图3.18所示。

3.2.3 闪存

闪存[20～22]自1990年以来就作为主流NVM被迅速推动发展，这也归结于数据非易失性存储、高速编程/擦写、高度集成等方面快速增长的需求。闪存是基于传统的多层浮栅结构（比如MOSFET的多层栅介质），通过存储在浮栅上的电荷来调制晶体管的阈值电压（代表数据1和0）。写和擦除的操作就简单对应为浮栅上电荷的增加和去除。目前的闪存大体有NOR与NAND两种结构，它们的集成度已达到Gb量级，但局限也非常明显，比如高操作电压（10V），慢擦写速度（1ms）和较差的耐久性（105）[21]。目前的NAND市场已经超越了DRAM在2006年时的市场容量。图3.19说明了一种典型双浮栅单元（被称作ETox单元）的工艺流程。这种浮栅单元（ETox）的尺寸很难降到45nm节点，特别是由于浮栅的缘故导致相邻单元之间的干扰随尺寸减小而增大。图3.20展示了最新的进展[22]，包括SONOS单元、电荷陷阱式TANOS单元、带隙工程SONOS单元等，其中带隙工程SONOS单元中，氮化层是用作电荷陷阱的（代替ETox单元中的浮栅）。

3.2.4 FeRAM

FeRAM[23～27]基于电容中的铁电极化，（相对于传统的浮栅闪存）有低功耗、低操作电压（1V）、高写寿命（1012）和编程快（＜100ns）等优点。铁电MiM电容（见图3.21）可与后端制程（BEOL）集成，电容被完全封闭起来（避免由磁场强度引起的退化）。铁电电容的工艺流程如图3.22所示。FeRAM中研究最多的材料是PZT（PbZrxTixO3）, SBT（SrBi2Ta2O9）, BTO（Bi4Ti3O12），它们拥有抗疲劳、工艺温度低、记忆性好、剩余极化高等令人满意的特性[28]。一晶体管一电容（1T1C）（作为非挥发存储单元）的单元结构是最常用的；而1T2C和2T2C单元则对工艺偏差有更强的适应性，并有更好的性能[29]。需要注意的是拥有铁电栅介质的FET单元由于较差的记忆性（几小时或几天）而使其应用受到限制[25]，并且与前端制程（FEOL）不兼容。

3.2.5 PCRAM

相变存储器顺利地朝向低操作电压、高编程速度、低功耗、廉价和高寿命（108～1014）的方向发展，这种技术有望在未来取代NOR/NAND甚至是DRAM。相变存储器最常见的材料是在“蘑菇”形单元（见图3.23）中的带有掺杂（一些N和O）的GST硫化物合金（一种介于GeTe和Sb2Te3之间的伪二元化合物）。减小单元结构中用于转换无定形（高阻）和晶化（低阻）状态的底部加热器尺寸和材料的临界体积可以获得更小的RESET电流。结晶化和结构弛豫的原理最终限制了尺寸和可靠性[34]，超薄的相变材料厚度为3～10nm。工艺流程如图3.24所示。PCRAM单元可以在钨塞上制成，其代价是仅仅在BEOL中增加一块掩模版，其他所有流程与标准CMOS流程一致。

3.2.6 RRAM

双稳定态电阻开关效应被发现存在于钙钛矿氧化物[36],[37]（如SrTiO3, SrZrO3（SZO）, PCMO, PZTO）、过渡金属氧化物[38～40]（如Ni-O, Cu-O, W-O, TiON, Zr-O, Fe-O）、固体电解质[41],[42]甚至聚合物中。开关机制（而不是结构相变）主要基于导电纤维的生长和破裂[43],[44]，这与金属离子、O离子/空穴、去氧化、电子俘获/反俘获（mott过渡）、高场介电击穿和热效应有关。RRAM单元主要包括一个选择晶体管和一个MIM（金属-绝缘体-金属）电阻作为电阻开关材料（见图3.25）。RRAM看上去比较有前景缘于其可扩展性、低电压操作以及和BEOL的兼容性（特别是以基于Cu-O和W-O的单元）。目前，RRAM的耐久性在103～105之间。RRAM的工艺流程如图3.26所示。

3.2.7 MRAM

磁性隧道结（MJT）[45]，通常是2层铁磁层夹着一层薄绝缘壁垒层，显示出双稳定态的隧穿磁电阻（TMR），作为MRAM中的存储单元。TMR是由于“自由”的铁磁层相对于“固定”层自旋平行或反平行而产生的。CoFeB/MgO/CoFeB结构的MTJ可以产生高达约500%的TMR比率（也就是说约5倍于传统基于Al-O的MJT）[45]。典型的MRAM单元[46],[47]有1T-1MJT（即一个MJT垂直在一个MOS晶体管上），并且可以被2种阵列机制操纵开关，即场开关（由相邻的X/Y写入线产生的磁场控制）和旋转扭矩开关（由通过MJT直接电流控制）。Freescale做了一款4Mb MRAM投入量产（基于0.18μm CMOS），基于旋转场开关（“切换”机制），如图3.27所示。旋转扭矩MRAM[48],[49]（见图3.28）使用了自旋极化电流通过MJT来对自由层的自旋极性进行开关操作，最近已展现出低写入电流（＜106Å/cm2，在10ns脉冲下），好的保留性（＞10年），小单元尺寸（6F2），快速读取（30ns）和好的耐久性（1014）。这个成果正积极展开工业化并且在取代DRAM、SRAM和Flash上展现了很好的前景。MJT的处理流程如图3.29所示。

3.2.8 3D NAND

自1984年日本东芝公司提出快速闪存存储器的概念以来，平面闪存技术经历了长达30年的快速发展时期。一方面，为了降低成本，存储单元的尺寸持续缩小。但随着闪存技术进入1xnm技术节点，闪存单元的耐久性和数据保持特性急剧退化，存储单元之间的耦合不断增大，工艺稳定性和良率控制问题一直无法得到有效解决，从而从技术上限制了闪存单元的进一步按比例缩小。另一方面，代替传统的浮栅闪存存储器，通过按比例缩小的方式实现高密度集成，寻找更高密度阵列架构的努力从未停止，三维存储器的概念应运而生。

2001年，Tohoku大学的T.Endoh等人在IEDM上首先报道了基于多晶硅浮栅存储层的堆叠环形栅的闪存概念[54],2006年，韩国三星电子公司的S.M.Jung在IEDM上报道了基于电荷俘获存储概念的双层闪存阵列的堆叠结构[55]。但直到2007年日本东芝公司的H.Tanaka在VLSI会议上报道了BiCS（Bit-Cost Scalable）NAND闪存结构[56]，三维存储器的研发真正成为各大存储器公司和科研院所的重要研发方向。之后韩国三星电子公司先后提出了TCAT（Terabit Cell Array Transistor）[57]、VSAT（Vertical-Stacked-ArrayTransistor）[58]和VG-NAND（Vertical Gate NAND）结构[59]，日本东芝公司提出了P-BiCS（Pipe BiCS）结构[60]，韩国海力士半导体公司提出了STArT结构[61]，台湾旺宏公司也提出了自己的VG NAND结构[62]，这些结构均采用了电荷俘获存储（charge trapping）的概念；美国美光公司和韩国海力士公司也提出了基于多晶硅浮栅存储层的三维存储器结构。各研究机构与公司开发的不同架构三维存储器如图3.30所示。

对于这些不同架构的存储器来说，按照存储层的材料可以分为三维浮栅存储器和三维电荷俘获存储器。前者主要由美国美光公司推介，在2015年底完成了技术上的准备，由于采用多晶硅浮栅作为存储层，存储单元面积更大，在实现更多层存储单元层叠时工艺难度较大，因此主要是通过把外围电路置于存储阵列下面来实现面积的缩减。对于三维电荷俘获存储器，又可以划分为垂直栅型和垂直沟道型。台湾旺宏公司推出的基于垂直栅结构的三维电荷俘获闪存结构，工艺上要难于垂直沟道型，一直未见其宣告量产。垂直沟道型三维电荷俘获存储器是最早实现大规模量产的闪存产品，2013年8月，三星电子公司推出了第一代24层的三维垂直沟道型电荷俘获三维存储器，2014年7月推出了第二代32层128Gb产品，2015年推出了48层256Gb的产品。事实上，三星电子公司的垂直沟道型三维电荷俘获存储器单元也是基于无结场效应晶体管结构，如图3.31所示。该芯片具有24层堆叠的字线（WL）。除最底层的单元选择晶体管为常规反型工作模式，其余每个字单元晶体管均为基于电荷捕获闪存无结薄膜晶体管（JL Charge Trap Flash Thin-film Transistor, JL-CTF TFT）。该器件关闭时要求多晶硅薄膜沟道（管状）处于全耗尽状态；因此，多晶硅薄膜厚度（TCH）要尽量薄。此外，进一步增加存储单元密度的强劲需求，也在不断推动缩小多晶硅薄膜沟道TCH。与工作在反型模式（IM）的器件相比，该产品表现出更优异的性能，可提供更快速的写入/擦除（P/E）速度，更大的内存窗口（＞12V）和更好的耐力（＞104次）；在150°C测试条件下，还具有优良的10年数据保留能力。更为出色的是该器件开关电流比大于108，同时具备非常陡峭的亚阈值摆幅（SS）[63]。

目前，各个存储器公司也相继发布了各自的闪存量产计划。相比于三维浮栅闪存，三维电荷俘获闪存具有更好的器件可靠性，垂直沟道型三维电荷俘获存储器目前已成为国际上最主流的三维存储器，为了抢占市场有利地位，各大公司的竞争日趋白热化。图3.32为垂直沟道型三维电荷俘获存储器单元与能带结构示意图。

垂直沟道型三维电荷俘获闪存的关键技术是超深孔刻蚀和高质量薄膜工艺。32层的超深孔深宽比接近30∶1，上下孔的直径差异要求小于10～20nm。栅介质多层薄膜不仅要求顶层和底层的厚度基本一致，对组份均匀性也提出了很高的要求。沟道材料一般为多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时还需要与栅介质之间有低缺陷密度的界面。作为一种电荷俘获存储器，存储单元之间几乎没有耦合效应。编程和擦除操作分别使用了电子和空穴的FN隧穿。为了提高擦除速度，隧穿层通常会使用基于氧化硅和氮氧化硅材料的叠层结构。存储层一般是以氮化硅为主的高陷阱密度材料。为了降低栅反向注入，阻挡层则会使用氧化硅或氧化铝等材料。垂直沟道型三维电荷俘获闪存可靠性方面的最大挑战是电子和空穴在存储层中的横向扩散，随着三星电子公司推出产品，在存储材料方面的技术瓶颈已经获得了突破。

3.2.9 CMOS图像传感器

CIS英文全名CMOS（Complementary Metal-Oxide Semiconductor）Image Sensor，中文意思是互补性金属氧化物半导体图像传感器。CMOS图像传感器虽然与传统的CMOS电路的用途不同，但整个晶圆制造环节基本上仍采用CMOS工艺，只是将纯粹逻辑运算功能变为接收外界光线后转变为电信号并传递出去，因而具有CMOS的基本特点和优势。不同于被动像素传感器（Passive Pixel Sensor）, CIS是带有信号放大电路的主动像素传感器（Active Pixel Sensor）。

在目前最典型的4-Transistor Pixel Photodiode（像素光电二极管）设计中，我们通过四个阶段来完成一次光电信号的收集和传递（见图3.33）：第一步打开Tx和Rx晶体管，对光电二极管做放电预处理；第二步关闭Tx和Rx，通过光电效应让光电二极管充分收集光信号并转化为电信号；第三步打开Rx，让Floating Diffusion释放残余电荷；第四步关闭Rx并打开Tx，让光电子从Photodiode抽取到Floating Diffusion中，最后就可以通过Sx将电荷转换成电压进行放大以提高传输过程中抗干扰能力，并通过Rs做选择性输出[64],[65]。

随着图像传感器的应用范围不断扩大，及市场对图像品质要求不断提高，CIS技术已从传统的FSI（Frontside Illumination）过渡到当下主流的BSI（Backside Illumination）（见图3.34）。在完成传感器所有制程后（不包括PAD connection），就可以进入后端BSI制程[66],[67]。其主要步骤如下：

近年来，在传统BSI产品上又发展出堆叠型BSI技术，其设计理念是将原来在一个芯片内的Pixel和Logic区域，分别用单片晶圆来完成，通过键和技术将Pixel和Logic晶圆结合起来后，引入小尺寸TSV技术将Pixel晶圆金属层和Logic晶圆金属层连接起来。其主要步骤如下：