3.1 逻辑技术及工艺流程

3.1.1 引言

本节将介绍CMOS超大规模集成电路制造工艺流程的基础知识，重点将放在工艺流程的概要和不同工艺步骤对器件及电路性能的影响上。图3.1显示了一个典型的现代CMOS逻辑芯片（以65nm节点为例）的结构，包括CMOS晶体管和多层互联[1]。典型的衬底是P型硅或绝缘体上硅（SOI），直径为200mm（8″）或300mm（12″）。局部放大图显示出了CMOS晶体管的多晶硅和硅化物栅层叠等细节，由多层铜互连，最上面两层金属较厚，通常被用于制造无源器件（电感或电容），顶层的铝层用于制造封装用的键合焊盘。

现代CMOS晶体管的主要特征如图3.2所示。在90nm CMOS节点上[2], CMOS晶体管的特征包括钴-多晶硅化物或镍-多晶硅化物多晶栅层叠、氮化硅栅介质、多层（ONO）隔离、浅源/漏（SD）扩展结和镍硅化物SD深结。内部核心逻辑电路的晶体管典型操作电压（1～1.3V），其沟道长度更短（50～70nm），栅介质更薄（25～30Å）, SD扩展结更浅（200～300Å）。IO电路的晶体管（即是连接芯片外围电路的接口）的典型操作电压是1.8V、2.5V或3.3V，相应的其沟道更长（100～200nm），栅介质更厚（40～70Å）, SD扩展结更深（300～500Å）。核心逻辑电路较小的操作电压是为了最大限度减小操作功耗。在65nm及45nm CMOS节点，另一个特点是采用了沟道工程[3],[4]，通过沿晶体管沟道方向施加应力来增强迁移率（例如张应力对NMOS中电子的作用和压应力对PMOS中空穴的作用）。未来CMOS在32nm及以下的节点还会有新的特点，例如新的高k介质和金属栅层叠[5],[6], SiGe SD（对于PMOS），双应变底板，非平面沟道（FinFET）等。

现代CMOS逻辑工艺流程的顺序如图3.3所示，工艺参数对应于90nm节点。CMOS逻辑超大规模集成电路的制造通常是在P型硅或绝缘体上硅（SOI）上，直径为200mm（8″）或300mm（12″）。工艺首先形成浅槽隔离（STI），然后形成n-阱区域（对于PMOS晶体管）和p-阱区域（对于NMOS晶体管）并分别对阱区域进行选择性注入掺杂。然后为NMOS和PMOS晶体管生长栅氧，接下来形成多晶栅层叠。多晶栅层叠图形化以后形成再氧化，补偿和主隔离结构，接着完成NMOS和PMOS的LDD和源/漏注入掺杂。在这之后，沉积一层介质层，通过图形化，刻蚀和钨塞（W-plug）填充形成接触孔。至此，NMOS和PMOS晶体管已经形成了，这些工艺步骤通常被称为前端制程（FEOL）。然后通过单镶嵌技术形成第一层铜（M1），其他的互连通过双镶嵌技术实现。后端制程（BEOL）通过重复双镶嵌技术实现多层互连。

图3.3中，步骤（a）～步骤（h）用于实现CMOS晶体管，称为前端制程（FEOL）；步骤（i）～步骤（j）用于重复制造多层互联，称为后端制程（BEOL）。最顶层的两层金属和铝层被用于制造无源器件和键合焊盘，没有在这里进行介绍。

3.1.2 CMOS工艺流程

1．隔离的形成

浅槽隔离（STI）的形成如图3.4所示，工艺参数对应于90nm节点。工艺首先对硅衬底进行热氧化（被称作初始氧化，initial-ox），厚度100Å，然后通过LPCVD的方式沉积一层氮化硅（1300Å）。接下来进行光刻，首先旋涂一层光刻胶（PR），然后进行紫外线（UV）曝光，光刻胶通过光刻版（被称作AA）显影，有源区不会受到紫外线的照射（或者说隔离区域将会曝露在紫外光下）。在这之后，氮化硅和初始氧化层通过离子干法刻蚀的方法除去，去掉光刻胶后进行Si的刻蚀，露出的氮化硅充当刻蚀的硬掩模，通过离子刻蚀在Si衬底上刻蚀出浅槽（5000Å）。当然，掩模材料（例如PR一类的软掩模和氮化硅之类的硬掩模）必须足够厚，能够经受得住后续对氮化硅、二氧化硅和硅的离子刻蚀。更多有关单步工艺（例如光刻、离子刻蚀、LPCVD、HDP-CVD等）和模块（形成特定结构的一组工艺步骤，如隔离、栅、间隔、接触孔、金属互连）的细节会在本书的后面作具体介绍。

在硅槽形成以后，进行氧化已在槽内形成一层“衬里”，接下来通过CVD的方法在槽内填充氧化物（厚度稍微超过槽的深度）并且进行快速热退火（RTA）使CVD沉积的氧化物更加坚硬。在这之后通过化学机械研磨（CMP）的方式使得表面平坦化，随后去除残余的氮化硅和二氧化硅。接下来，在表面生长一层新的热氧化层（被称作牺牲氧化层或SAC-ox）。相对于以前的LPCVD沉积氧化物工艺，高离子密度（HDP）CVD有更好的间隙填充能力，因此被广泛地用于现代CMOS制造工艺（例如0.13μm节点及更新的技术）。

2.n-阱和p-阱的形成

n-阱和p-阱的形成如图3.5所示，包括掩模形成和穿过薄牺牲氧化层（SAC-ox）的离子注入。n-阱和p-阱的形成顺序对最终晶体管的性能影响很小。后面会在n-阱中形成PMOS，在p-阱中形成NMOS，因此，n-阱和p-阱的离子注入通常是多路径的（不同的能量/剂量和种类），这些注入不仅用于阱的形成，同时也用于PMOS和NMOS阈值电压Vt的调整和防止穿通。n-阱离子注入后使用RTA激活杂质离子推进杂质深度。

3．栅氧和多晶硅栅的形成

双层栅氧和硬掩模栅层叠示意图如图3.6所示。用湿法去掉Sac-ox以后，通过热氧化生长第一层栅氧（为了高质量和低内部缺陷），然后形成打开核心区域的掩模（通过使用掩模core），接着浸入到HF溶液中，随后在核心区域通过热氧化的方式生长晶体管的第二层栅氧。注意到I/O区域经历了两次氧化，因此正如所期待的，I/O晶体管的栅氧要更厚一些。当核心区域和I/O区域都已经生长了晶体管以后，沉积多晶硅层和硬掩模层（薄的SiON和PECVD二氧化硅）。在沉积了栅层叠之后，将硬掩模进行图形化（使用掩模poly，并用对多晶硅表面有高选择性的离子刻蚀二氧化硅和SiON），然后去除光刻胶，使用SiON和二氧化硅做硬掩模刻蚀多晶硅。去除SiON以后，使用氧化炉或快速热氧化（RTO）形成多晶硅栅层叠侧壁的再氧化（30Å），来对氧化物中的损伤和缺陷进行退火（对栅层叠的离子刻蚀可能导致损伤或缺陷）。因为栅的形状决定了晶体管沟道的长度，也即决定了CMOS节点中的最小临界尺寸（CD），因此它需要硬掩模方案而不是光刻胶图形化方案来对栅层叠进行图形化，以期获得更好的分辨率和一致性。

两次栅氧化的结果使得I/O晶体管的栅氧较厚（没有在这里显示出来）而核心晶体管的栅氧较薄。相对于简单的光刻胶图形化方案，硬掩模方案可以获得更好的分辨率和一致性。

4．补偿隔离的形成

补偿隔离的形成如图3.7所示。沉积一薄层氮化硅或氮氧硅（典型的厚度为50至150Å），然后进行回刻蚀，在栅的侧壁上形成一薄层隔离。补偿隔离用来隔开由于LDD离子注入（为了减弱段沟道效应）引起的横向扩散；对于90nm CMOS节点，这是一个可以选择的步骤，但对于65nm和45nm节点，这一步是必要的。在补偿隔离刻蚀后，剩下的氧化层厚度为20Å，在硅表面保留一层氧化层对于后续每步工艺中的保护而言是十分重要的。

5.nLDD和pLDD的形成

有选择的对n沟道MOS和p沟道MOS的轻掺杂漏极（LDD）离子注入如图3.8所示。完成离子注入后，采用尖峰退火技术去除缺陷并激活LDD注入的杂质。nLDD和pLDD离子注入的顺序和尖峰退火或RTA的温度对结果的优化有重要影响，这可以归因于横向的暂态扩散[7]。

6．隔离的形成

接下来是主隔离的形成，如图3.9所示。沉积四乙基原硅酸盐-氧化物（Teos-oxide，使用Teos前驱的CVD氧化物）和氮化硅的复合层，并对四乙基原硅酸盐-氧化物和氮化硅进行离子回刻蚀以形成复合主隔离[8]。隔离的形状和材料可以减小晶体管中热载流子的退化[9]。

n+, p+的源和漏（S/D）的形成如图3.10所示。RTA和尖峰退火被用来去除缺陷并激活在S/D注入的杂质。注入的能量和剂量决定了S/D的节深并会影响晶体管的性能[10]，较浅的源漏节深（相对于MOSFET的栅耗尽层宽度）将会显著地减小短沟道效应（SCE）。

7．自对准多晶硅化物，接触孔和钨塞的形成

自对准多晶硅化物，接触孔和钨塞的形成如图3.11所示。在湿法清洁去除有源区（AA）和多晶硅栅表面的氧化物以后，溅射一薄层（200Å）钴（Co），紧接着进行第一次RTA（550℃），和硅接触的钴将会发生反应。然后，氧化硅上剩余的没有反应的钴将用SC1溶剂去掉，并进行第二次RTA（740℃）。因此，有源区和多晶硅栅区域会以自对准的方式形成钴的硅化物，这被称为自对准多晶硅化物工艺[11]。

然后，通过沉积氮氧硅（150Å）和磷硅玻璃（PSG,5.5kÅ）形成多金属介质（PMD），并使用CMP进行平坦化。沉积一层CVD氧化物（Teos-oxide）用来密封PSG。然后形成打开接触孔的掩模（掩模CT），随后刻蚀接触孔上的PSG和SiN。接下来溅射Ti（150Å）和TiN（50Å），用CVD法沉积钨（W,3kÅ）并用RTA（700℃）进行退火。Ti层对于减小接触电阻十分重要，侧壁上覆盖的TiN用以保证W填充工艺的完整性[12]，使得填充到接触孔中的W没有空隙。对钨表面进行抛光（使用CMP）直到露出Teos-oxid表面，此时接触孔内的钨塞就形成了。

8．金属-1的形成（单镶嵌）

这之后沉积金属间介质层（IMD），例如SiCN（300Å）含碳低k PECVD氧化硅（2kÅ）和Teos-oxide（250Å），并进行图形化（使用掩模metal-1）和氧化物刻蚀。IMD1层主要是为了良好的密封和覆盖更加多孔的低k介质。然后沉积Ta/TaN和铜种子层，随后填充铜（通过ECP法）并用CMP进行平坦化。金属-1互连就形成了。这是单镶嵌技术[13]，见图3.12。

9．通孔-1和金属-2的形成（双镶嵌）

通孔-1和金属-2互连的形成是通过先通孔双镶嵌工艺[13] 实现的，如图3.13所示。首先沉积IMD2层（例如SiCN 500Å，含碳低k PECVD氧化硅-黑金刚石6kÅ），然后形成通孔-1的图形并进行刻蚀。多层的IMD1主要是为了良好的密封和覆盖更加多孔的低k介质。然后在通孔中填充BARC（为了平坦化）并沉积一层LTO。随后形成金属-2的图形并可使氧化物。去除BARC并清洗后，沉积Ta/TaN和Cu种子层，随后进行Cu填充（使用ECP法）并进行CMP平坦化，这样金属-2互连就形成了。这就是双镶嵌工艺[13]。通过重复上述的步骤，可以实现多层互连。

3.1.3 适用于高k栅介质和金属栅的栅最后形成或置换金属栅CMOS工艺流程

CMOS逻辑产品工艺流程是制造32nm或更早工艺节点的主导工艺流程，如图3.14中左边所示。随着CMOS工艺特征尺寸继续按比例缩小到28nm及更小时，需要采用能够减少栅极漏电流和栅极电阻的高-k栅介质层和金属栅电极以提高器件速度。这些新功能通过采用栅最后形成或置换金属栅（Replacement Metal-Gate, RMG）工艺成功地整合到CMOS制造工艺流程当中[14],[15]，它类似于栅先形成的常规CMOS工艺流程，只是在S/D结形成后，多晶硅栅极材料被移除并且被沉积的高k介质层和金属层所取代。以这种方式，可以降低高k材料的总热预算，提高高k栅介质层的可靠性。RMG形成之后，继续常规的流程，如接触电极，金属硅化物（接触区域内形成的）和钨插栓工艺流程。继续完成后段工艺流程，形成第1层铜（M1）（单镶嵌）和互连（双镶嵌）结构。

3.1.4 CMOS与鳍式MOSFET（FinFET）

伴随着CMOS器件工艺特征尺寸持续地按比例缩小到14nm及以下技术节点以后，通过采用三维器件结构，从垂直方向进一步增大沟道宽度，进而增加沟道电流。这种具有垂直方向沟道的新颖三维晶体管被称为鳍式场效应晶体管或FinFET[16],[17]。目前成熟的14nm节点制造工艺，在单一方向，晶圆上组成沟道的鳍片薄而长，宽为7～15nm，高为15～30nm，重复间距为40～60nm。图3.15给出鳍式场效应晶体管集成制造工艺流程，采用了间隔墙双重图案化技术来形成鳍片并采用RMG流程来形成高k介质与金属栅极。