2.3 纵向微缩所推动的工艺发展趋势

2.3.1 等效栅氧厚度的微缩

为了有效抑制短沟道效应，提高栅控能力，随着MOS结构的尺寸不断降低，就需要相对应的提高栅电极电容。提高电容的一个办法是通过降低栅氧化层的厚度来达到这一目的。栅氧厚度必须随着沟道长度的降低而近似地线性降低，从而获得足够的栅控能力以确保良好的短沟道行为[9]。另外，随着栅氧厚度的降低，MOS器件的驱动电流将获得提升[10]。由表2.3可见不同技术节点下对栅氧厚度的要求。

从20世纪70年代第一次被引入集成电路工业中，二氧化硅一直作为硅基MOS管的栅介电材料。然而，不断降低的二氧化硅的厚度会导致隧穿漏电流的指数提升，功耗增加，而且器件的可靠性问题更为突出；氧化层陷阱和界面陷阱会引起显著的界面散射和库伦散射等，降低载流子迁移率；硼穿通问题则影响PMOSFET阈值电压的稳定性；此外，薄栅氧带来的强场效应会导致明显的反型层量子化和迁移率退化以及隧穿电流后[12]。图2.4为英特尔公司总结的栅氧厚度的降低趋势[13]。

从图2.4可见，在0.13μm工艺节点之前，栅氧厚度一般降低到上一工艺节点的0.7倍左右。到90nm阶段，栅氧厚度的降低变得缓慢，这是为了避免栅极漏电流（gate leakage）的急剧增大。而从90nm技术节点到65nm技术节点，栅氧的厚度基本没有改变，也是出于同样的原因。然后，在45nm技术节点，奇异的是，其电学栅氧厚度继续降低，同时栅极漏电流也显著减小。这是为什么呢？

提高电容的另外一个办法是提高介电层的介电常数，这样就可以提高栅介质材料的物理厚度，以限制栅极漏电流，同时其有效栅氧厚度（EOT）能够做到很薄，以对FET通道有足够的控制、维持或提高性能。在45nm之前，工业界通过将栅氧化层部分氮化，以提高栅极电容，并降低漏电流。氮化硅跟已有的工艺比较兼容，但是其k值提高的幅度有限。而当尺寸需要进一步降低时候，就需要引入高k栅介电材料。

高k介电材料的物理厚度和其EOT之间的关系如下

上式中，THK是高k材料的物理厚度，εHK是高k材料的电容率，它与介电常数k呈正比关系。由于εHK远远大于，在降低EOT的同时，高k材料的物理厚度获得大幅度提升。英特尔公司的45nm技术已经采用该技术，并已经进入量产阶段。

高k材料的选择，需要综合考虑介电常数和漏电的要求。高k介质在硅上必须具有热动力稳定性，它们必须具有最小的高k/Si界面态，并为NMOS和PMOS器件提供专门的功函数。为实现批量生产，还必须满足动态要求和刻蚀选择性标准。综上所述，以元素铪为基础的介电层材料成为首选。铪的系列材料包括：可以用于微处理器等高性能电路的铪氧化物（HfO2, k≈25）；用于低功耗电路的铪硅酸盐/铪硅氧氮化合物（HfSiO/HfSiON, k≈15）[14]。

2.3.2 源漏工程

源漏扩展结构（Source/Drain Extension, SDE）在控制MOS器件的短沟道效应中起到重要作用。SDE（源漏扩展结构）引入了一个浅的源漏扩展区，以连接沟道和源漏区域。结深的微缩归因于SDE深度的降低。随着CMOS尺寸的降低，为控制短沟道效应，结深也需要相应的降低。然而，降低源漏扩展区的深度会导致更高的电阻。这两个互相矛盾的趋势要求新的工艺技术能够在更浅的区域形成高活化和低扩散的高浓度结。

根据ITRS提供的数据，不同技术节点的结深归纳如表2.4所示。

结（junction）的制造工艺包含离子注入工艺和注入后退火工艺。离子注入需要小心控制以在最小化的注入损伤下，在近表面获得高掺杂浓度。为满足上述需求，新的工艺技术，比如无定型化技术、分子离子注入技术和冷注入技术，已经得到应用。为得到掺杂剂的高活化和有限的掺杂剂扩散，注入后退火的热预算非常关键。由于将掺杂原子置入晶格中的活化过程相比掺杂剂的扩散过程需要更高的活化能，快速升降温的热过程有利于高活化和低扩散。针对该目的而开发的毫秒级和亚毫秒级的退火技术已经应用于大规模工业生产。

2.3.3 自对准硅化物工艺

源漏区的单晶硅和栅极上的多晶硅即使在掺杂后仍然具有较高的电阻率，自对准硅化物（salicide）工艺能够同时减小源/漏电极和栅电极的薄膜电阻，降低接触电阻，并缩短与栅相关的RC延迟[15]。另外，它避免了对准误差，从而可以提高器件集成度。由于自对准硅化物直接在源漏区和栅极上形成，CMOS器件的微缩对自对准硅化物工艺有深远的影响。

工业界最初采用TiSi2作为标准的硅化物材料，主要应用于0.35μm和0.25μm技术节点。在TiSi2工艺中，由高电阻的C49相形成低电阻的C54相的过程与线宽有关。更短的栅使得从C49晶粒相到C54相是一种一维生长模式，这种相变需要更高的温度，因此可能导致结块并会增加窄线的Rs。由于窄线条效应限制，在0.18μm技术代Salicide工艺使用CoSi2取代TiSi2。

如图2.5所示[16]，当线条物理宽度小于40nm时，CoSi2在多晶硅上的薄层电阻迅速变高，而NiSi即使到30nm以下，其电阻率仍保持在较低水平[16]。另外，NiSi工艺中退火温度更低，因此具有热预算方面的优点；同时NiSi的硅消耗相比CoSi2工艺降低35%左右。这对于超浅结技术来说是一个非常重要的优点。综上所述，在90nm和65nm技术节点，NiSi工艺取代CoSi2工艺。需要注意的是，NiSi的热稳定性相对较差，在高于600℃时，低阻态的NiSi会转变为高阻态的NiSi2相，这一点，在工艺整合中非常关键。同时，NiSi需要采用新的RTP工艺技术，如尖峰退火技术（spike anneal）或者毫秒级退火技术（MSA），在有效地形成硅化物的基础上，避免Ni在界面上的扩散，从而降低漏电流[16],[17]。